26、當一塊 PCB 板中有多個數/模成果塊時，通例做法是要將數/模地分隔，原因安在?

將數/模地分隔的原因是因為數字電路在坎坷電位切換時會在電源和地發生噪聲，噪聲的巨細跟信號的速度及電流巨細有關。假如地平面上不支解且由數字區域電路所發生的噪聲較大而模仿區域的電路又很是靠近，則縱然數模信號不交錯，模仿的信號依然會被地噪聲滋擾。也就是說數模地不支解的方法只能在模仿電路區域距發生大噪聲的數字電路區域較遠時利用。

27、另一種作法是在確保數/模分隔機關，且數/模信號走線彼此不交錯的環境下，整個 PCB板地不做支解，數/模地都連到這個地平面上。原理安在?

數模信號走線不能交錯的要求是因為速度稍快的數字信號其返回電流路徑(return current path)會只管沿著走線的下方四周的地流回數字信號的源頭，若數模信號走線交錯，則返回電流所發生的噪聲便會呈此刻模仿電路區域內。

28、在高速 PCB 設計道理圖設計時，如何思量阻抗匹配問題?

在設計高速 PCB 電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方法有絕對的干系，譬喻是走在外貌層(microstrip)或內層(stripline/double stripline)，與參考層(電源層或地層)的間隔，走線寬度，PCB材質等均會影響走線的特性阻抗值。也就是說要在布線后才氣確定阻抗值。一般仿真軟件會因線路模子或所利用的數學算法的**而無法思量到一些阻抗不持續的布線環境，這時候在道理圖上只能預留一些terminators(端接)，如串聯電阻等，來和緩走線阻抗不持續的效應。真正基礎辦理問題的要領照舊布線時只管留意制止阻抗不持續的產生。

29、那邊能提供較量精確的 IBIS 模子庫?

IBIS 模子的精確性直接影響到仿真的功效。根基上 IBIS 可當作是實際芯片 I/O buffer 等效電路的電氣特性數據，一般可由 SPICE 模子轉換而得 (亦可回收丈量， 但**較多)，而 SPICE 的數據與芯片制造有絕對的干系，所以同樣一個器件差異芯片廠商提供，其 SPICE 的數據是差異的，進而轉換后的 IBIS 模子內之數據也會隨之而異。也就是說，假如用了 A 廠商的器件，只有他們有本領提供他們器件精確模子數據，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。假如廠商所提供的 IBIS 禁絕確，只能不絕要求該廠商改造才是基礎辦理之道。

30、在高速 PCB 設計時，設計者應該從那些方面去思量EMC、EMI 的法則呢?

一般 EMI/EMC 設計時需要同時思量輻射(radiated)與傳導(conducted)兩個方面. 前者歸屬于頻率較高的部門(>30MHz)后者則是較低頻的部門(30MHz). 所以不能只留意高頻而忽略低頻的部門.一個好的EMI/EMC 設計必需一開始機關時就要思量到器件的位置, PCB 疊層的布置, 重要聯機的走法, 器件的選擇等, 假如這些沒有事前有較佳的布置, 過后辦理則會事倍功半, 增加本錢. 譬喻時鐘發生器的位置只管不要接近對外的毗連器, 高速信號只管走內層并留意特性阻抗匹配與參考層的持續以淘汰反射, 器件所推的信號之斜率(slew rate)只管小以減低高頻身分, 選擇去耦合(decoupling/bypass)電容時留意其頻率響應是否切合需求以低落電源層噪聲. 別的, 留意高頻信號電流之回流路徑使其回路面積只管小(也就是回路阻抗loop impedance 只管小)以淘汰輻射. 還可以用支解地層的方法以節制高頻噪聲的范疇. 最后, 適當的選擇PCB 與外殼的接所在(chassis ground)。

31、如何選擇EDA東西?

今朝的 pcb 設計軟件中，熱闡明都不是強項，所以并不發起選用，其它的成果 1.3.4 可以選擇PADS或Cadence機能價值比都不錯。 PLD 的設計的初學者可以回收 PLD 芯片廠家提供的集成情況，在做到百萬門以上的設計時可以選用單點東西。

32、請推薦一種適合于高速信號處理懲罰和傳輸的 EDA 軟件。

通例的電路設計，INNOVEDA 的 PADS 就很是不錯，且有共同用的仿真軟件，而這類設計往往占據了 70%的應用場所。在做高速電路設計，模仿和數字殽雜電路，回收 Cadence 的辦理方案應該屬于機能價值較量好的軟件，雖然Mentor的機能還長短常不錯的，出格是它的設計流程打點方面應該是最為優秀的。(大唐電信技能專家 王升)

33、對 PCB 板各層寄義的表明

Topoverlay ----頂層器件名稱， 也叫 top silkscreen 可能 top component legend, 好比 R1 C5,

IC10.bottomoverlay----同理 multilayer-----假如你設計一個 4 層板，你安排一個 free pad or via, 界說它作為multilay 那么它的 pad 就會自動呈此刻 4 個層 上，假如你只界說它是 top layer, 那么它的 pad 就會只呈此刻頂層上。

34、2G 以上高頻 PCB 設計，走線,排版,應重點留意哪些方面?